100 奈米成熟製程也能打造 AI 晶片！

陽明交大突破三維異質整合技術，挑戰後摩爾時代晶片密度極限

圖說：陽明交大研究團隊利用 100 奈米成熟製程打造世界領先的單晶片三維異質整合 NAND 邏輯電路，達成每平方毫米 200 萬個 NAND 的高密度整合，並首創高效能氧化銦鎢錫（InWSnO）電晶體技術，為下一世代 AI 與高效能運算晶片提供新技術平台。

技術名稱

突破邏輯密度極限的單晶片三維異質元件整合與創新材料技術：打造高密度 AI 運算晶片的關鍵平台

計畫單位
國立陽明交通大學光電工程系

計畫主持人
劉柏村 教授

技術簡介

隨著生成式 AI 與高效能運算（HPC）快速發展，傳統矽晶片微縮已逐漸逼近物理極限。本研究突破既有製程限制，利用100 奈米成熟製程，整合鍺基 p 型電晶體（Ge p-FET）與氧化銦基 n 型電晶體（In₂O₃ n-FET），建立單晶片三維（3D）異質元件整合技術，不必依賴 16 奈米以下先進製程，即可實現每平方毫米 200 萬個 NAND（2M NAND/mm²）的高密度邏輯整合能力，並朝向 20M NAND/mm²（約 80M Trs/mm²） 的目標邁進。

此外，團隊更全球首創氧化銦鎢錫（InWSnO）高性能薄膜電晶體，兼具極高開關比（On/Off Ratio）、低次臨界擺幅（Subthreshold Swing, SS）及高速低功耗特性，可望成為下一世代 AI 晶片與高效能運算元件的重要材料。研究成果已發表於國際半導體頂尖會議 VLSI Symposium 2025 與國際期刊 Advanced Science，展現臺灣在後矽時代新材料與三維積體電路領域的重要突破。

技術亮點

• 以成熟製程突破先進製程限制，降低未來高密度 AI 晶片製造成本。
• 建立單晶片三維異質元件整合技術，突破傳統平面 CMOS 的密度限制。
• 全球首創 InWSnO 氧化物電晶體，兼具高速、低功耗與高可靠度。
• 已達 2M NAND/mm² 邏輯密度，並朝向 20M NAND/mm² 持續推進。
• 成果登上 VLSI Symposium 與 Advanced Science，獲國際學術肯定。
• 已取得臺灣及美國發明專利，具備技術移轉與產業化潛力。

產業應用性

本技術透過成熟製程結合三維異質元件整合與新穎半導體材料，突破傳統矽晶片微縮瓶頸，在不依賴最先進製程的情況下，即可達到高密度邏輯整合，提供 AI 加速器、高效能運算（HPC）、邊緣 AI 與新世代 3D-IC 的全新技術路徑。

研究團隊已建立完整的關鍵元件與製程技術，並取得臺灣及美國發明專利，可望應用於下一世代 AI 運算晶片、高密度邏輯晶片及異質整合晶片設計，降低製造成本並提升能源效率，具有高度技術移轉與商品化價值。

資料來源: 突破邏輯密度極限的單晶片三維異質元件整合與創新材料技術：實現高密度AI運算晶片的關鍵技術平台 - Future Tech Pavilion, FUTEX未來科技館