從省電電晶體到類腦3D晶片　突破AI晶片功耗與微縮極限

當手機、電腦與人工智慧晶片的功能愈來愈強大，晶片裡塞進的電晶體也愈來愈多，如何在提升運算效能的同時降低耗電，成為半導體發展的重要挑戰。榮獲國科會114年度傑出特約研究員獎的國立陽明交通大學電子研究所荊鳳德終身講座教授實驗室長期投入先進電晶體與三維積體電路研究，希望從元件與晶片結構著手，突破效能與功耗的限制。

早在1998年，其實驗室便投入低功耗「高介電常數（High-k）」場效電晶體研究。簡單來說，這項技術是在電晶體中導入具有較高介電常數的新材料，改善傳統材料在尺寸持續微縮後所面臨的漏電問題，讓電晶體可以在更小尺寸下維持良好效能，同時大幅降低能源消耗。2007年起，高介電常數材料正式進入全球先進半導體量產製程，並成為延續晶片微縮的重要關鍵技術之一。荊鳳德講座教授的實驗室在此領域的研究成果亦獲得國際肯定，他並獲選為IEEE Fellow。

把平面的晶片「蓋成立體大樓」

除了讓單顆電晶體更加省電，團隊也進一步思考：晶片一定只能像城市一樣，不斷向平面擴張嗎？

人類大腦其實提供了另一種思考方向。大腦中的神經元與突觸並不是排列在單一平面，而是在三維空間中形成高度密集、彼此連結的網路。受到這種結構啟發，研究團隊於2004年在國際電子元件會議（IEDM）發表「單晶三維整合（Monolithic 3D Integration）」技術，希望將不同功能的電晶體與電路直接向上堆疊。

如果把傳統晶片比喻成只有一層樓的城市，單晶三維整合就像把城市改建成多層的立體大樓。原本需要在平面上傳送很長距離的資料，可以改成在上下樓層之間快速傳遞，不僅提高電路整合密度，也有機會縮短資料傳輸距離、提升運算效率並降低能源消耗。

這項概念對人工智慧尤其重要。現今AI運算需要大量資料在記憶體與運算單元之間頻繁移動，而資料搬移本身就會消耗大量能源。如果能透過三維整合，讓記憶體與運算電路更靠近，甚至形成類似大腦神經網路的立體結構，就有機會打造更高效率、更低功耗的AI硬體。

以奈米片電晶體為3D晶片打下基礎

要真正把大量電晶體一層一層堆疊起來，仍面臨一項關鍵問題：上層電晶體的製造溫度不能太高，否則可能破壞已經完成的下層電路。因此，需要開發適合低溫製程、又具有良好電子傳輸能力的新型半導體元件。

為此，研究團隊進一步發展「奈米片（Nanosheet）氧化物半導體電晶體」。研究成果顯示，當奈米片厚度縮小至約5奈米時，其等效電子遷移率甚至可略高於相同厚度的單晶矽奈米片電晶體，顯示氧化物半導體具有應用於未來三維整合電路的潛力。

相關技術也已受到國際半導體研究機構關注。未來若能進一步成熟並導入先進製程，晶片的發展便可能不再只是把平面上的電晶體愈做愈小，而是透過「向上堆疊」持續提高運算密度。

從高介電常數電晶體降低漏電與功耗，到單晶三維整合縮短資料傳輸距離，再到奈米片氧化物半導體電晶體，荊鳳德教授團隊的研究描繪出一條從「更省電的電晶體」走向「更立體的AI晶片」的技術路徑。未來，這類三維整合技術有望進一步結合運算與記憶功能，朝向模仿人腦高度立體連結方式的類腦AI晶片發展，為後摩爾時代的人工智慧硬體開啟新的可能性。

資料來源: 國科會114年度傑出特約研究員獎得獎人人頁面_荊鳳德國立陽明交通大學電子研究所講座教授